AMD Zen 6 处理器重磅升级：D2D互连技术颠覆传统
重磅来袭！IT之家 9 月 28 日消息，据 YouTuber @High Yield 爆料，AMD 计划在下一代 Zen 6 处理器中引入革命性的 D2D 互连技术，彻底取代现有的 SERDES 方案。更令人振奋的是，这项技术已在 Strix Halo APU 上成功验证，实现了显著的功耗优化和延迟改进。
从 SERDES 转向“海量布线 / 线海”（Sea-of-Wires）
从 Zen 2 时代起，AMD 就一直使用 SERDES PHY 技术实现 CCD 芯粒间的高速互连。简单来说，数据在 CCD 边缘被串行化，跨封装传输后再解串，流程复杂且低效。
随着技术演进，SERDES 方案的弊端日益凸显：
能耗过高：序列化与反序列化过程涉及复杂的时钟恢复、均衡和编解码，徒增功耗。延迟显著：数据流转换带来额外延迟，无法满足现代芯片对高速通信的需求。
这种设计在传统架构下尚可应付，但随着 NPU 等模块的加入，芯片间亟需更低延迟、更高带宽的连接方式，以应对多样化计算场景。
Strix Halo 试水新一代方案
在 Strix Halo APU 上，AMD 通过台积电的 InFO-oS（基于基板的扇出型集成封装）与 RDL（重分布层）技术，大胆引入了全新互连方案：
在芯片与基板间布设密集并行导线，实现宽端口通信，大幅提升带宽；移除传统 SERDES 模块，改用微型焊盘阵列，展现典型扇出结构；数据无需串行转换，直接降低功耗与延迟，并通过端口扩展轻松提升性能。
面临的挑战
尽管“海量布线”方法收益明显，但也带来了新的设计复杂度：
多层 RDL 工艺难度陡增，对制造提出更高要求；布线优先级需重新规划，因为芯片底部区域已被扇出布线占用，影响布局灵活性。
业界预测，Strix Halo 的互连创新将全面应用于 Zen 6 处理器，为 AMD 在能效与性能的博弈中占据先机。你期待这项技术带来怎样的变革？欢迎在评论区分享你的看法，并持续关注 IT之家 获取最新动态！
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